芯片|800亿晶体管开启新一轮堆料大战，摩尔定律是一场逃不过的内卷？( 二 ) CPU|摩尔定律|GPU|创投圈|it芯片

“堆料”极限如何突破？Chiplet技术
小芯片（Chiplet）技术被视为延缓半导体摩尔定律的解方，它的概念其实很简单就是硅片级别重用。将一个芯片组成的处理器划分为多个芯片，分别是：数据存储、计算、信号处理、数据流管理等功能，然后再将它们连接在一起形成一个小芯片的芯片网络。
Marvell创始人周秀文博士在ISSCC2015大会上提出了提出Mochi架构的概念，他认为Mochi可成为诸多应用的基础架构。而AMD在2019年通过采用Chiplet技术，应用于在Ryzen和EPYC处理器。使用7nm的Zen2 CPU内核的CPU性能比前代产品提高了15% 。
除了Chiplet技术可以将大型7nm设计的成本降低高达25%；在5nm及更先进的制程的设计中，节省的成本更大。
芯原股份创始人、董事长兼总裁戴伟民曾表示，对于产业来说，在标准与生态层次上， Chiplet建立了新的可互操作的组件、互连协议和软件生态系统；对于芯片设计来说，降低了大规模芯片设计的门槛。
英特尔、AMD、Arm、台积电和三星等众多行业巨头推出了新的通用小芯片互连高速 (UCIe) 联盟，其目标是通过开放的芯片间互连标准化小芯片之间的互连设计。从而降低成本并培育更广泛的经过验证的小芯片生态系统。
最后， UCIe 标准旨在与其他连接标准（如 USB、PCIe 和 NVMe）一样普遍，同时为小芯片连接提供卓越的功率和性能指标。值得注意的是，所有三个领先的代工厂都将采用这项技术，以及 x86 和 Arm 生态系统。这是随着摩尔定律的减弱，芯片制造商正在共同努力解决越来越困难的缩放。
在英伟达的新品上，支持UCIe的NVlink连接技术就起到重要的作用。两个 Grace CPU 通过 Nvidia 新的 NVLink 芯片到芯片 (C2C) 接口进行通信。这种互连技术支持低延迟内存一致性，允许连接的设备同时在同一个内存池上工作。 NVLink-C2C可提供高达 25 倍的能效和 90 倍的面积效率，支持高达 900 GB/s 或更高的吞吐量。同时通过支持多种类型的联机， Grace可实现从 PCB 的互连到硅中介层和晶圆级的互连。
互连技术除了提高芯片性能，还可以降低成本和并支持在单个封装中使用不同类型的工艺节点。
先进封装
当实际芯片的密度仍以每3年约2倍的速度增长，摩尔定律的放缓已经肉眼可见。这种放缓的部分原因是由于 SRAM 缩放、功率传输和热密度的消亡，但这些问题大多与数据的输入和输出有关。
芯片上数据的输入和输出（IO）是计算的命脉。将内存放在芯片上有助于通过减少通信开销来减少IO需求。小芯片技术虽然能满足一部分需求，但它不是孤立的解决方案。随着每个晶体管的成本的上升，设计成本飙升，由于需要更多IO来与其他芯片接口，但IO的限制让部分芯片无法拆分，因此芯片尺寸仍在达到峰值。
先进封装就成为了解决这方面问题的方法。苹果的M1 Ultra就通过2.5D先进封装实现性能超越。 UltraFusion是苹果将两个M1 Max裸片链接的方法。通过将两个M1 Max裸片封装到一起，苹果使他们可以使用的硬件数量翻了一番。两倍的CPU内核、两倍的GPU内核、两倍的神经引擎内核、两倍的LPDDR5内存通道以及两倍的外围设备I/O 。
英特尔则选择在单个基板中可以有许多嵌入式桥接，根据需要在多个裸片之间提供极高的 I/O 和良好控制的电气互连路径，即EMIB封装实现芯片性能的提升。
可以看到封装、架构种种因素在性能提升上的重要性越来越高。
“堆料”是大厂逃不过的内卷？虽然业界对“堆料”的褒贬不一，但现实仍是，可以不止于堆料，但不能不堆料。而堆料也不仅仅是形容在处理器上增加晶体管，广义上讲堆料还包括各种硬件厂商，如主板厂、手机厂为了寻求差异化，也在产品上增加大量的顶尖配件。
随着汽车智能化程度的提高，汽车厂商也在用”堆料”来吸引客户。 Aquila蔚来超感系统配备了33个高性能感知硬件，包括1个超远距高精度激光雷达、7颗800万像素高清摄像头、4颗300万像素高感光环视专用摄像头、1个增强主驾感知、5个毫米波雷达、12个超声波传感器、2个高精度定位单元和V2X车路协同。
如果是自动驾驶是智能汽车厂商们的终极目标，显然这一配置并不足够。更何况自动驾驶需要的不止是汽车厂商们的突破，对交通系统、城市网联等方面都有着很高的要求。但汽车厂商们还是在为产品增加非必要的配件。
换句话说， “堆料”就像是各硬件厂商的一场内卷。既然逃不过，就只能加入。