（4）整点报时电路设计一个10秒的整点报时电路 ， 并封装 ， 该电路在 。

8、整点前10秒被触发 ， 发出报时信息（用发光二极管的闪烁来表示） ， 报时10秒结束 ， 逻辑符号参见图2-5所示 。
Q报时整点报时电路 G F E D C B A图2-5 整点报时电路整点报时电路输入输出引脚定义如下：（a）G、F为输入信号对应“分计数器”十位中的两位；（b）E、D为输入信号对应“分计数器”个位中的两位；（c）C、B为输入信号对应“秒计数器”十位中的两位；（d）A为输入信号对应“秒计数器”个位的最低位；（e）Q报时为输出报时信号 。
（5）秒计时脉冲产生电路按要求以logisim软件的8hz信号作为电路信号源 ， 设计一个输出为1hz的脉冲信号电路 ， 并封装 ， 逻辑符号参见图2-6所示 ， 它成为秒计数器 。

9、的计数脉冲信号 。
8hz 秒计时脉冲产生电路 1hz图2-6 秒计时脉冲产生电路秒计时脉冲产生电路输入输出引脚定义如下：（a）8hz为输入的脉冲信号；（b）1hz为输出信号 。
（6）闹钟10秒提醒电路（选做）设计一个闹钟10秒提醒电路 ， 并封装 ， 该电路可以根据计数器的“时、分”输出状态和时间设定值（闹钟时间）所产生的控制信号 ， 在“时间设定值”触发一个10秒闹钟报时器 ， 10秒后结束 ， 逻辑符号参见图2-7所示 。
Q闹钟 SetAlarm 闹钟10秒提醒电路 （时间设定值） （时、分计数状态值） 图2-7 闹钟电路闹钟电路输入输出引脚定义如下：（a）SetAlarm为闹钟值设定输入控制信号；（b）（时间设定 。

10、值）为输入信号 ， 要求为“时 ， 分”值 ， 具体信号自己定义；（c）（时、分计数状态值）为输入信号 ， 具体信号自己定义；（d）Q闹钟为输出信号 。
（7）多功能数字钟电路充分利用（1）（7）设计的“私”有元件和相应元器件 ， 设计满足多功能电子钟“设计场景”要求的电路 。
该电路“输入输出检查要求”参见图2-8所示 。
（1）“MSet”为计时模式控制输入信号 ， 当MSet为“1”时计数器为二十四进制计数器、为“0”时为十二进制计数器；（2）“CPU、CPD”为计数器计数值进行加、减的输入脉冲信号；（3）“Adj1、Adj0”分别为“时、分”计数器控制输入信号, 当Adji为“1”时累加、为“0”时累减（注意：“时、分” 。

11、计数值不要同时校准）；（4）“Clr”为计数器的清除信号；（5）“8hz信号”为电子钟脉冲输入信号；（6）“Alarm”为闹钟值设定输入控制信号；（7）“时、分、秒”计数器的输出计数状态分别对应六个“十六进制的数字显示器”；（8）“上、下午”输出信号分别对应“Led点阵”显示器；（9）“闹钟” ， “整点”输出信号分别对应两个“发光二极管” 。
上/下午 “时”十位个位 “分”十位个位 “秒”十位个位多功能数字钟电路图2-8电子钟的“输入、输出检查要求”5、实验方案设计（1）具有校准计数值的六十进制计数器电路1、个位：cpu= cpuadjcpd= Q（0d0b）cpdadjclr=clr+0d0b+ 。

12、1C1bD=Qcp=adj十位：clr=clr+1c1bcpu=0d0c+0d0c0b0acpd=cpdadjQ2、图2-9 校准计数值的60进制计数器（2）具有校准计数值的十二进制计数器或二十四进制的计数器电路1、个位：clr=clr+0d0b+Mst1a0b+Mset1b0ccpu=cpuadjcpd=cpdadj(0a+0b+0c+0d)Q十位:clr=Mst1a0b+Mset1b0c+clrcpu=0d0b+0d0c0b0acpd=(1d+1c+1b+1a)QcpdadjQcc=Mst1a0b+Mset1b0c2、图2-10调整计数值的十二进制或二十四进制计数器（3）显示“上午”、“下 。

13、午”的电路1、Qe=2、图2-11 显示“上午”、“下午”电路（4）整点报时电路1、Q=GFEDCB2、图2-12 整点报时电路（5）秒计时脉冲产生电路1:D0=Q0CP0=inputD1=Q1CP1=Q0output=Q12:图2-13 秒计时脉冲产生电路（6）闹钟10秒提醒电路（选做）1:寄存器:D=时间设定值cp=setalarm时钟Q闹钟=i=023QI时、分计数状态值I 1图2-14 闹钟10秒提醒电路（7）多功能电子钟电路图2-15多功能电子钟电路图2-16多功能电子钟电路封装6、实验结果记录（1）“具有校准计数值的六十进制可逆计数器”“私有”元件的测试电路（采用16进制数字显示器 。

14、显示计数值）图2-17,2-18 校准计数值的60进制计数器测试_1当adj=1时,cpu脉冲加计数图2-19,2-20,2-21校准计数值的60进制计数器测试_2当adj奇数次为0时,cpd脉冲个位减计数校准;
当adj偶数次为0时,cpd脉冲十位减计数校准.图2-22,2-23校准计数值的60进制计数器测试_3clr脉冲清零.（2）“具有校准计数值的十二进制计数器或二十四进制的计数器” “私有”元件的测试电路（采用16进制数字显示器显示计数值）图2-24,2-25校准计数值的十二或二十四进制计数器测试_1当mset=1时,24进制计数器,mset=0时为12进制计数器图2-26,2-27校准 。

来源：(未知)

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标题：数字|数字逻辑实验报告(电子钟物联网本)( 二 )