26、测试 ， 以便最终了解设计项目的正确性 。
这就必须根据评 估板、开发电路系统或EDA实验板的要求对设计项目输入输出引脚赋予确定的引脚 ，以便能够对其进行实测 。
这里假设根据实际需要 ， 要将半加器的4引脚a、b、c 。
和s 。
分别与目标器件EPF10K10的第5、6、17和18脚相接 ， 操作如下：1 选择Assign项及其中的引脚定位PinLocat ionChip选项在 跳出的（图A3-17 ）中的Node Name栏中用键盘输入半加器的端口名 ， 如a、b等 。
如果输入的端口名正确 ， 在右侧的Pin Type栏将显示该信号的属性 。
PartitionerFit terProgramVerifyMBFdTftra S 。

27、vtBpExaminer SecurityHardware Type:Device:File： IhG Address-Timing SNF ExtractorMsslerBlastef (COM) LP6 + PL 刖 HJ _Checksum:P allelILPT1: |OKJ-|noitio050an Editor图A3-18设置编程下载方式2、在左侧的Pin 一栏中 ， 用键盘输入该信号对应的引脚编号 ， 如5、6、17等 ， 然后按下面的Add键 。
如图A3-17所示分别将4个信号锁定在对应的引脚 上 ， 按0K键后结束 。
3、特别需要注意的是 ， 在锁泄引脚后必须再通过MAX+plusll的Compil 。

28、er选项 ， 对文件从新进行编译一次 ， 以便将引脚信息编如入下载文件中 。
步骤7:编程下载 好 ， 打开电源:首先将下载线把计算机的打印机与目标板（如开发板或实验板）连接1、卜载方式设左 。
选择MAX+plusl 1项及其中的编程器Programmer选 项,跳出如 图A3-18左侧 所不的编程器窗口 ,然后选择0Ptions项的Haidware Setup硬件设置选项其窗口如图A3T8左侧所不 。
在其下拉菜单中选BvteBlaster （ MV）编程方式 。
此编程 方式对应计算机的并行口下载通道MV”是混合电压的意思 ， 主要指对ALTERA的各类芯核电压（如5V、3. 3V、此项设置只在初次装软件后第2. 5V 。

29、与1. 8V等）的FPGA/CPLD都能由此F载一次编程前进行 ， 设置确定后就不必重复此设置了ExamineProgramIcmicFilterlimingSNFExti actor编程配宜文件.后履是$ OFAssemblEr加9卬小ib r0 1Checkn . Fiile : haddnr- suff Device :EFTIOKIOLCO I000D4DB6rcirl of编程配澄下裁缝ff-nk Checkonti gure |Altplfts IIUBfer型 j ) I orAjuratwnSlop Open SCF图A3-19向EPF 1 OK 10下载配置文件2、下载 。
如图A3 。

30、-19,点击Configure键 ， 向EPF10K10 K载配置文件 ， 如 果连线无 误 ， 应出 现图A3-19报告配置完成的信息提示 。
到此为止 ， 完整的设计流程已经结束 。
VHDL文本输入的设计可参考这一流程 。
Enter SyabolSymbol Name- eAn*_prictVMegaWiiardPlug-In Managtr. coSymbolDricte : maopliJs2*nftaM21itjr kprim e : maxplus2knnaK21ibmfe:maplu$2miaK2 libnnegdjpmDirectory is : e;
m_prictSymbol Files:Direc 。

31、toiies:gadder图A3-20在顶层编辑窗中调出己设计好的半加器元件步骤8设计顶层文件可以将前面的工作看成是完成了一个底层元件的设计和功能检测 ， 并被包装入库 。
现在利用已设计好的半加器 ， 完成顶层项目全加器的设计 ， 详细步骤可 参考以上设计 流程：1、仿照前面的步骤2” ， 打开一个新的原理图编辑然后在图A3.20所示的元件输入窗的本工程目录中找到已包装好的半加器元件kadder,并将它调入原 理图编辑中 。
这时如果对编辑窗中的半加器元 件h.adder双击 ， 即刻弹出此元件 内部的原理图 。
如图A3-20所示 。
2、完成全加器原理图设计（图A3-21） ， 并以文件“ f_adder. gdf存在同一目 。

32、录3、将当前文件设置成Project,并选择目标器件为EPF10K10LC84-4。
4、编译此顶层文件Ladder, gdf,然后建立波形仿真文件 。
5、对应Ladder, gdf的波形仿真文件如图A3-22所不,参考图中输 入信号cin、bin和输入信号电平的设置,启动仿真器Simulator,观察输出波形的情况 。
6、锁定引脚、编译并编程下载 ， 硕件实测此全加器的逻辑功能 。
u3ainbinU1adder co socin：A：B.9鼻u2k u 2一Jrn cowtNameC biniA- ainsum0 coutValuaJ c0105.Ous17.0us8.Ous9.Ou图A3-21在顶层 。

33、编辑窗中设计好全加器14.0usus2.Ous3.Ous1图 A3-221位全加器的时序仿真波形设计流程归纳图A3.23所示的是利用MAX+plusll进行设计的一般流程 ， 因此对原理图输入设计和文本方式的硬件描述语言设计输入都能适用图A3-23 MAX+plusll 一般设计流程以上的步骤8 ”是一个多层次设计示例 ， 其设计流程与图A3-23所示的单一层次设计完全一样 ， 此时低层次的设计项目只是高层项目（顶层设计）中的某个或某些元件 ， 而当前的顶层设计项目也可成为更高层设计中的一个 元件 。
补充说明（便于以后扩展操作）为了使以上的各设计步骤表达得更为简洁和浅显易懂 ， 一些需要详细说明的内容未能提及 ， 故在 。

稿源：(未知)

【傻大方】网址：/a/2021/0905/0024107050.html

标题：Maxplus_|Maxplus_Ⅱ基本操作方法( 四 )