1、精品文档电子信息工程专业FPGg ASIC设计实践教程设计报告班级：电子信息工程 1303班学号：201315110姓名：田佳鑫日期：2015年11月4日指导老师：何英昊9欢电下载目录1系统总体方案及硬件设计31.1 设计内容31.2 设计要求31.3 实现要求32各模块设计及电路图32.1 设计项目简介32.2 分块设计代码42.3 总体框图设计72.4 管脚锁定图83课程设计体会81系统总体方案及硬件设计1.1 设计内容数字跑表电路1.2 设计要求(1)跑表的计时范围为0.01 59min59.99s 。
(2)具有异步清零、启动 。
计时和暂停功能 。
(3)输入时钟频率为100Hz(4)要求数字跑 。

2、表的输出能够直接驱动共阴极 7段数码管 。
1.3 实现要求(1)分析功能要求 ， 划分功能模块 。
(2)编写各模块的Verilog HDL语言设计程序 。
(3)在Quartus II软件或其他EDA件上完成设计和仿真 。
(4)根据实验装置上的CPLD/FPG芯片 ， 在适配时选择相应的芯片 ， 将设计生 成配置文件或JEDECC件 ， 然后将配置文件或JEDECC件下载到实验装置上运行 ，操作实验装置上设定的功能开关 ， 验证设计功能 。
2各模块设计及电路图2.1 设计项目简介主控模块分别连接6个数码管显示模块和分频模块 ， 分频模块给主控模块的 计数器提供时钟源 ， 主控模块在按键的控制下 ， 在其中计数器的作用下输出给数码 管显示 。

【FPGA|FPGA数字跑表】3、装置 ， 实现跑表功能 。
控制 按键2.2 分块设计代码(1)分频模块：module fenpin(CLK,CLK2);
/ 输入 50MHz;
输出分频至U 1Hz input CLK;
output CLK2;
reg CLK2;
reg31:0 counteparameter N2=5000000;
always(posedge CLK) beginif(counter2=250000)begincounter2=0;
CLK2=CLK2;
end else counter2=counter2+1;
endendmodule(2)控制模块：module sz(clk,clr,pause,msh,msl,sh, 。

4、sl,mh,ml);
inputclk,clr;
input pause;
output3:0msh,msl,sh,sl,mh,ml;
reg3:0msh,msl,sh,sl,mh,ml;
reg cn1,cn2;
always(posedgeclk or posedgeclr)beginif(clr) begin msh,msl=8h00;
cn1=0;
endelseif(!pause)beginif(msl=9)beginmsl=0;
if(msh=9)beginmsh=0;
cn1=1;
endelsemsh=msh+1;
endelsebeginmsl=msl+1;
cn1=0;
endendendalways 。

5、(posedge cn1 or posedgeclr) begin if(clr) begin sh,sl=8h00;
cn2=0;
endelseif(sl=9)beginsl=0;
if(sh=5)beginsh=0;
cn2=1;
endelsesh=sh+1;
endelsebeginsl=sl+1;
cn2=0;
endendalways(posedge cn2 or posedgeclr)beginif(clr)beginmh,ml=8h00;
endelseif(ml=9)beginml=0;
if(mh=5)mh=0;
elsemh=mh+1;
endelseml=ml+1;
endendmodule( 。

6、3)显示模块：module XS7D(DIN,DOUT);
input 3:0DIN;
output 6:0DOUT;
reg 6:0DOUT;
always (DIN)begincase(DIN)0:DOUT=b1000000;
1:DOUT=b1111001;
2:DOUT=b0100100;
3:DOUT=b0110000;
4:DOUT=b0011001;
5:DOUT=b0010010;
6:DOUT=b0000010;
7:DOUT=b1111000;
8:DOUT=b0000000;
9:DOUT=b0010000;
10:DOUT=b0001000;
11:DOUT=b0000011;
12:DOUT=b10 。

7、00110;
13:DOUT=b0100001;
14:DOUT=b0000110;
15:DOUT=b0001110;
endcaseendendmodule2.3 总体框图设计2.4管脚锁定图fi2中-0m八53ML5 TLMDM HI,苹 VIEMa一PCECulhi：PXJaL*a5UhU LWTTLTii4*r修】OjbiTPlhugiFfiN_wi3 s-vlvttkiw由2_OUHfelEJPI.03 尸V LVT-tL；4tf雨句g2LZkVIELW*punC加”PfcjA23$ML*l3-wiwniw“可.立_3聚Q r mu w阿刃Eu甲 LtEi YINAIM HLU-VLVTT 。

8、L ri*_*Pitil0h而 电 116J5Tl的*PitOU9iT6* JLaxixni wAPLIDlHv.TizeBMjUL3L*一_i zwn*L ， J .I., IL 3uvwm-rrwif I曰三二三.三r fl I c LI IL. JL. .1Mm三、课程设计体会FPGABI3现场可编程门阵列 ， 它是在 PAL GAL CPLD?可编程器件的基础上进一 步发展的产物 。
它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的, 既解决了定制电路的不足 ， 又克服了原有可编程器件门电路数有限的缺点 。
通过学 习制作数字跑表 ， 我对于可编程逻辑器件有了更加深刻地体会 。
这次实验设计 ， 我 的分频模块和显示模块都令我特别头疼 ， 但是在认真的学习过后 ， 我认识到了一些 错误和漏洞 ， 我正确的改正了由于分频过快导致的秒表不准 。
改正之后 ， 我的数码 管却无法显示数字 ， 通过我认真的研究 ， 我发现数码管共阴极和数码管共阳极的概 念混淆 ， 改正之后 ， 我的数字跑表正常的工作了 。
总体来说这次实验对于我的提升 很大 ， 我在课程设计动手实践方面有进步了不少 。
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稿源：(未知)

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标题：FPGA|FPGA数字跑表