视频教程 | Verilog HDL硬件描述语言高阶培训前几天向大家推荐了由夏宇闻教授主讲的

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前几天向大家推荐了由夏宇闻教授主讲的

《

Verilog HDL硬件描述语言基础培训

》

，这部教程主要侧重于基础入门。这次带来同样由夏老师主讲的姊妹篇《

Verilog HDL 硬件描述语言高阶培训

》。希望大家在对 Verilog 有了一定基础后能够从中得到更深入的学习，知其然更知

其所以然。

教程目录：

FPGA 中数字

系统

的构成与组合逻辑设计要点

时序逻辑设计要点

模块的种类和用途

为什么 Verilog 能支持大型设计

RAM和激励源的 Verilog 模块

如何在 Quartus II 中调用 RAM

顶层测试Verilog模块

数字逻辑

电路

的构成

组合逻辑举例（1）：: 8 位数据通路

控制器

组合逻辑举例（2）：一个 8 bit 三态数据通路

控制

器

开关逻辑应用举例及时延问题

静态随机存储器(SRAM)

为什么要设计有限状态机(1)

有限状态机表示方法

全局时钟王和平衡树结构

避免冒险竞争和流水线

示例一：用门级结构描述D触发器；示例二：编写测试模块通过

仿真

检查设计正确与否；

示例三：由已设计的模块来构成高一级的模块；示例四：带异步复位端的D触发器。

实例：T触发器和计数器的实现及测试

实例：用一位全加器组成4位全加器和指令译码电路的设计

实例：指令译码电路的测试

FPGA设计中不同抽象级别HDL模型：系统级、

算法

级、寄存器传输级、门级、开关级

时序逻辑设计要点

FPGA设计中顶层测试Verilog模块

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