9、实现时序目标 通过综合工具或者映射后时序报告重新审视性能评估特定路径约束能够覆盖全局时序约束在特定路径上的约束 这就允许设计者放宽特定路径的时序要求更多关于特定路径约束你的设计器件的内部面积将会从特定路径约束收益1. 多周期路径 Multi-cycle paths2. 跨时钟域路径3. 双向总线4. I/O时序特定路径约束应该由你的性能目标来界定 ， 不能够不加限制的随意放置 全局约束回顾使用全局PERIOD,OFFSET I和OFFSET OUT勺束将约束所有以下的路径这使得控制设计的总体性能更加容易CDATA特定路径约束实例一条特定路径约束对于路径本身的优化微乎其微这有助于你更好的控制设计性能 。

10、 ， 并带给执行工具更大的灵活性以达到你的性能和使用要求 生成特定路径约束需要两个步骤：1. 多个有共同时序要求的特定路径终点生成一个groups2. 关联两个groups,指定它们的特定路径的时序要求 生成终点路径的Groups特定路径时序约束在终点路径较好的分组后会更加高效一一否则 ， 约束一个大的工程将极其耗时耗 力 。
约束编辑有助于你更容易的进行路径终点( pads, flip-flops, latches, and RAMs)进行Groups分组 。
使用约束编辑器 ， 终点路径的分组有以下选项：- Group by nets- Group by instance name- Group by hie 。

11、rarchy- Group by output net name一 Timing THRU Points option- Group by clock edgeNets分组与output net name 分组对比由net分组的 “NET_A将生成一个只包含FLOP2的groupGroup包含选择网络所驱动的寄存器由output net name分组的NET_A将生成一个只包含FLOP1的groupGroup包含选择网络的源寄存器ISE 时序约束笔记 6Timing Groups and OFFSET Constraints回顾全局OFFSET勺束在时钟行中使用 Pad-to-Setup和Cl 。

12、ock-to-Pad列为所有出于该时钟域的I/O路径指定 OFFSETs为大多数I/O路径进行约束的最简单方法一一然而 ， 这将会导致一个过约束的设计 。
指定管脚的OFFSET勺束使用 Pad-to-Setup 和 Clock-to-Pad 列为每个 I/O 路径指定 OFFSETs这种约束方法适用于只有少数管脚需要不同的时序约束 。
更常用的方法是：1. 为 Pads 生成 Groups2.对生成的指定Groups进彳f OFFSET IN/OUT勺束双沿时钟的OFFSET勺束OFFSET勺束指明了 FPGA管脚的输入数据和初始时钟之间的关系 。
初始时钟沿在周期约束定义中出现关键词“高”和“低” 。
高： 。

13、初始时钟上升沿(默认) ， 即上升沿锁存数据 低：初始时钟下降沿如果所有的I/O都由时钟的一个沿控制 ， 那么你可以使用这个关键字高或低进行周期约束 。
如果两个沿都用到 ， 你就必须进行两个OFFSET勺约束 。
每个OFFSET寸应一个时钟沿 DDR寄存器也是这样使用的一个例子双沿时钟的OFFSET IN勺束输入数据在上升沿或者下降沿之前3ns有效一一周期约束为10ns,初始上升沿 ， 占空比为为每个时钟沿生成一个时钟 Groups输入时钟的上升沿,OFFSET = IN 3ns BEFORE CLK;
输入时钟的下降沿 ， OFFSET = IN -2ns BEFORE CL附初始时钟的上升沿后 2ns =沿前3n 。

14、s)50%时钟下降双沿时钟的OFFSET OUT勺束elkdata_rismgdata_falling输出数据必须在时钟的上升沿或者下降沿后3ns内有效一一周期约束为 10ns,初始上升沿,占空比为50% 。
为每个时钟沿生成一个时钟Groups输入时钟的上升沿,输入时钟的下降沿,沿后3ns)OFFSET = OUT 3ns AFTER CLK;
OFFSET = OUT 8ns AFTER C LKB初始时钟的上升沿后 8ns =时钟下降问题思考特定路径时序约束如何改善了设计性能？你如何约束这个设计使其内部时钟频率达到100 MHz?输入（数据）将在时钟 CLK的上升沿到达前3ns内有效 。
输出数据 。

15、必须在时钟 CLK的下降沿后4ns内 稳定下来 。
写出合适的 OFFSET勺束？特定路径时序约束如何改善了设计性能？ 它使得执行工具更加灵活的达到你的时序要求 。
你如何约束这个设计使其内部时钟频率达到100 MHz? 给时钟信号CLK施加一个10ns的全局周期约束 。
写出合适的OFFSET勺束？ OFFSET = IN 3 ns BEFORE CLKOFFSET = OUT 4 ns AFTER CLK;
ISE 时序约束笔记 7Path-Specific Timing Constraints时钟上升沿和下降沿之间的时序约束周期约束可以自动计算两个沿的的约束一一包括调整非50%占空比的时钟 。
例：一个C 。

16、LK时钟周期约束为10ns,能够应用5ns的约束到两个寄存器之间 不需要特定路径应用到这个例子中 。
Q 口D Q1 JI|-c口 5CLK 1相关时钟域的约束为一个时钟进行周期约束一一以这个周期约束确定相关的时钟 。
执行工具将根据它们的关系来决定如何处理跨时钟域 。
DCM有多个输出： 确定DCM输入时钟的周期约束为一执行工具将会从这个周期约束推导出其输出的约束为一所有的约束将会和原始的周期约束相关不相关时钟域的约束在这个例子中 ， 周期约束不覆盖到处于两个时钟域之间的任何延时路径 。

稿源：(未知)

【傻大方】网址：/a/2021/0905/0024107093.html

标题：ISE|ISE时序约束笔记( 二 )