1、ISE时序约束笔记ISE 时序约束笔记 1Global Timing Constraints时序约束和你的工程执行工具不会试图寻找达到最快速的布局&布线路径 。
一一取而代之的是 ， 执行工具会努力达到你所期望的性能要求 。
性能要求和时序约束相关一一时许约束通过将逻辑元件放置的更近一些以缩短布线资源从而改善设 计性能 。
没有时序约束的例子该工程没有时序约束和管脚分配布一注意它的管脚和放置该设计的系统时钟频率能够跑到50M时序约束的例子和上面是相同的一个设计 ， 但是加入了3个全局时序约束 。
它最高能跑到60M的系统时钟频率注意它大部分的逻辑的布局更靠近器件边沿其相应管脚的位置更多关于时序约束时序约束应该用于界定 。

2、设计的性能目标1. 太紧的约束将会延长编译时间2. 不现实的约束可能导致执行工具罢工3. 查看综合报告或者映射后静态时序报告以决定你的约束是否现实执行后 ， 查看布局布线后静态时序报告以决定是否你的性能要求达到了一一如果约束要求没有达到, 查看时序报告寻找原因 。
路径终点有两种类型的路径终点：1. I/O pads2. 同步单元（触发器 ， 锁存器 ， RAMs）时序约束的两个步骤：1. 路径终点生产groups （顾名思义就是进行分组）2. 指点不同groups之间的时序要求全局约束使用默认的路径终点groups一一即所有的触发器、I/O pads等ISE 时序约束笔记 2Global Timing Co 。

3、nstraints问题思考单一的全局约束可以覆盖多延时路径如果箭头是待约束路径 ， 那么什么是路径终点呢?所有的寄存器是否有一些共同点呢？问题解答什么是路径终点呢？FLOP1,FLOP2,FLOP3,FLOP4,FLQ P5所有的寄存器是否有一些共同点呢？它们共享一个时钟信号 ， 约束这个网络的时序可以同时覆盖约束这些相关寄存器间的延时路径 。
周期约束周期约束覆盖由参考网络钟控的的同步单元之间的路径延时 。
周期约束不覆盖的路径有：input pads到output pads之间的路径（纯组合逻辑路径） ， input pads到同步单元之间的路径 ， 同步单元到 output pads之间的路径 。
周期约束特性周期 。

4、约束使用最准确的时序信息 ， 使其能够自动的计算:1. 源寄存器和目的寄存器之间的时钟偏斜（ Clock Ske2. 负沿钟控的同步单元3. 不等同占空比的时钟4. 时钟的输入抖动（jitter）假设：1. CLK信号占空比为 50%2. 周期约束为10ns3. 由于FF2将在CLK的下降沿触发 ， 两个触发器之间的路径实际上将被约束为10ns的50%即5nsBUFG*1NV时钟输入抖动(Clock Input Jitter)时钟输入抖动是源时钟的不确定性( clock uncertainty )之一时钟的不确定时间必须从以下路径扣除：周期约束建立时间路径OFFSET IN勺束的建立时间路径时钟的不确 。

5、定时间必须添加到以下路径中:周期约束保持时间路径OFFSET IN勺束保持时间路径OFFSET OUT勺束路径T1T2时钟抖动 Uitter ) =12-11nnjLPad-to-Pad 约束不包含任何同步单元的纯组合逻辑电路纯组合逻辑延时路径开始并结束于I/O pads,所以通常会被我们遗漏而未约束ISE时序约束笔记3Global Timing Constraints问题思考哪些路径是由CLK1进行周期约束?哪些路径是由pad-to-pad进行约束?OFFSET勺束OFFSET勺束覆盖以下路径：从input pads到同步单元（OFFSET IN从同步单元至U output pads （OF 。

6、FSET OUTOFFSET INOFFSET OUT|_r I :OFFSET勺束特性OFFSET勺束自动计算时钟分布延时1.提供最准确的时序信息2.大量增加输入信号到达同步单元的时间（时钟和数据路径并行）3.大量减少输出信号到达输出管脚的时间（时钟和数据路径先后）OFFSET勺束也可以解释时钟输入抖动一一使用抖动确定关联的周期约束时钟延时数据路径延时和时钟分布延时都需要在OFFSETS算中使用到OFFSET IN = T_data_im T_clk_inOFFSET OUT = T_data_out + T_clk_outClkT cfk OutI OFFSET-IN |OFFSET-CU 。

7、T il “ H!ISE 时序约束笔记 4Global Timing Constraints问题思考在这个电路中哪些路径是由 OFFSET IN和OFFSET OU俅约束的?问题解答：OFFSET IN PADA to FLOP and PADB to RAMOFFSET OUT LATCH to OUT1, LATCH to OUT2, and RAM to OUT1问题思考下面给出的系统框图里 ， 你将给出什么样的约束值以使系统能够跑到100MHz?假设在下面的器件之间没有时钟偏斜Upstream DeviceFPGADownstream Device问题解答：PERIOD = 10 ns , 。

8、 OFFSET IN (BEFORE) = 7 ns and OFFSET OUT (AFTER) = 8 nsFPGADownstream DeviceUpstream Device小结1. 性能期望和时序约束相关联2. 周期约束覆盖同步单元之间的延时路径3. OFFSET勺束覆盖从输入管脚到同步单元和从同步单元到输出管脚之间的延时路径ISE 时序约束笔记 5Timing Groups and OFFSET Constraints特定路径时序约束使用全局时序约束（PERIOD,OFFSET,PAD-TO-PDA各约束整个设计仅仅使用全局约束通常会导致过约束 约束过紧 编译时间延长并且可能阻止 。

稿源：(未知)

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