【ISE|ISE时序约束笔记】25、时序约束（注意应该是一些时序例外）3. 使用不同的软件选项重新综合或者实现准确的定位时序报告能够解决大多数问题 。
一些可能的问题和解决布线延时太长一一似乎有些路径扇出很低 ， 但是延时却很大 ， 那么很可能这个地方的布线比较拥堵 。
解决办法：如果是不相关的逻辑布局到一块 ， 可以到 Floorplanner中查看 。
（这个问题特权同学还没有完 全领会也是比较头疼的 ， 希望看到更多更好的资料或者自己在工程中有更多体会时再和大家分享）题扇出问题一一解决办法是复制高扇出的网络 。
如果是组合逻辑 ， 那么就比较难了 。
逻辑级数太高一一这个问题综合工具无法做太多优化 。
首先查看是否该路径为多周期路径 ， 如果是 ，添加多周期例外；使用 retiming选项更加均匀的分配触发器之间的逻辑；确定一个比较好的代码技巧被运 用到了你的设计代码中；使用流水线设计 。
I/O时序问题一一使用 DCM移除时钟分布延时；将输入输出相关的寄存器放入IOB寄存器中 。
另外在实际应用中 ， 其实很是有很多可以应用的技巧的 ， 比如实现属性选项里其实是可以设置布局布 线的努力程度 ， 还有布局布线的次数等待 ， 对于大多数设计而言这些工具都是有用的 。
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稿源：(未知)

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标题：ISE|ISE时序约束笔记( 四 )